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▶ IBMは、2029年の稼働を目指して開発中のフォールトトレラント量子コンピューター「スターリング（Starling）」の技術進展を公表した。
▶ スターリングは、論理量子ビット200個で1億回規模の量子演算を実行するよう設計されたシステムだ。
▶ 最大の変更点はプロセッサー設計だ。量子ビット当たりの接続数を6個から5個に減らし、論理エラー率を20～100分の1に改善した。
▶ 超伝導回路の主要部品であるジョセフソン接合の数も、約5,000個から2,000個へと60％削減した。
IBMは、2029年の稼働を目指して開発中のフォールトトレラント量子コンピューター「スターリング（Starling）」の中間成果を公表した。IBMは今月、研究ブログを通じて、素子物理、量子プロセッサー、誤り訂正デコーダー、モジュール間接続、極低温冷却・配線、制御電子機器の6分野で技術的な進展を遂げたと明らかにした。
焦点は、エラーを減らしながら量子コンピューターを大規模化できる設計だ。IBMは量子ビットの接続構造を改善し、主要部品の数を60％削減した。異なる量子プロセッサーを接続する実験でも成果を上げた。
スターリングは、論理量子ビット200個で1億回規模の量子演算を実行することを目標としている。IBMは基本アーキテクチャーを維持しながら、個々の部品とプロセッサー設計を改善している。同社は今回の成果により、選択した技術開発の方向性が妥当であることを確認できたと説明した。
◆ 量子コンピューター最大の課題は「誤り訂正」
量子コンピューターは、従来のコンピューターとは異なる方法で情報を処理する。従来のコンピューターが0と1で情報を表すビットを使うのに対し、量子コンピューターは量子力学的な重ね合わせ状態を利用する量子ビット（qubit）を使う。
問題は、量子ビットが外部環境に非常に敏感なことだ。熱や電磁ノイズなどのわずかな干渉でも量子状態が変化し、演算エラーが発生する可能性がある。演算が長くなるほど、エラーが蓄積する可能性も高まる。複雑な計算を安定して実行するには、エラーを検出して訂正する技術が必要だ。
この問題を解決するために使われるのが「論理量子ビット（logical qubit）」だ。論理量子ビットは、複数の物理量子ビットに量子情報を分散して保存し、エラーを検出・訂正できるよう構成された情報単位である。個々の量子ビットにエラーが発生しても、情報全体を保護できる。
技術的な課題は、必要となる物理量子ビットの数だ。従来の誤り訂正方式では、論理量子ビットを1個安定して実現するために、数百個以上の物理量子ビットが必要になることがある。IBMは、2024年に国際学術誌「ネイチャー」で発表した量子低密度パリティ検査（qLDPC）符号によって、この問題の解決を目指している。
IBMによると、スターリングに適用するqLDPC構造は、同じ論理エラー率を基準にした場合、従来の方式に比べて物理量子ビットの使用量を約10分の1に抑えられる。2025年には、この誤り訂正符号を実際のハードウェアに適用するためのモジュール式設計も発表した。量子メモリーと論理処理装置（LPU）を1つのモジュールにまとめ、複数のモジュールを接続する方式だ。
◆ 主要部品を60％削減…チップ歩留まりは4倍になる見通し
今回の発表で最も注目される成果は、量子プロセッサーの設計改善だ。IBMはqLDPC誤り訂正符号を改良し、量子ビット当たりに必要な接続数を6個から5個に減らした。接続構造を簡素化しながら、論理エラー率を従来より20～100分の1に低減したという。
超伝導回路に使われるジョセフソン接合（Josephson junction）の数も大幅に減らした。ジョセフソン接合は、超伝導体の間に薄い絶縁層を挟んだ構造だ。超伝導量子ビットが量子状態を形成し、制御するうえで重要な役割を担う。
IBMはカプラー設計を改善し、プロセッサーに必要なジョセフソン接合の数を約5,000個から2,000個に減らした。削減率は60％となる。部品数の削減は、製造歩留まりの改善につながる可能性がある。
IBMは、ジョセフソン接合1個が正常に動作する確率を99.95％と仮定し、完全に動作するチップの割合を試算した。接合が5,000個ある従来設計では、約12個に1個が完全に動作すると予測された。接合を2,000個に減らした設計では、約3個に1個が正常に動作すると分析された。完全動作チップの割合が約8.3％から33.3％に上昇する計算だ。
この数値は実際の量産結果ではなく、接合単体の歩留まりを基にした予測だ。IBMは、チップ内で離れた量子ビットを接続する「cカプラー」の長さも20mmまで延ばした。これにより、量子ビットと接続部品を狭い空間に配置しなければならない設計上の制約を緩和した。
カプラーが通る配線層は、従来の2層から3層に増やした。今後は4層以上に増やす計画だ。IBMは、こうした成果を反映してモジュール式量子プロセッサーを再設計した。新たな設計は、製造リスクを下げ、生産歩留まりを高めることを目的としている。
◆ 試験用チップの性能は改善…エラー率は依然課題
IBMは、昨年公開した試験用量子プロセッサー「ルーン」の測定結果も発表した。ルーンは、qLDPC誤り訂正に必要な量子ビット初期化回路と長距離接続技術を検証するためのチップだ。
測定の結果、量子ビットがエネルギーを失って緩和するまでの時間であるT1は約200マイクロ秒だった。ゲートエラー率の中央値は約0.3％だった。スターリングが目標とする性能は、T1がミリ秒単位、ゲートエラー率が0.01％台前半だ。
IBMは、従来のヘロンおよびナイトホークプロセッサーで、ゲートエラー率を最低0.04％まで下げた事例があると明らかにした。ルーンで測定された性能をスターリングの目標水準まで改善する作業は、現在も続いている。
チップ内部の接続技術では、前向きな結果が得られた。cカプラー共振器の品質係数（Q）は1,000万を超えた。品質係数は、共振器がエネルギーをどれだけ失わずに保てるかを示す指標で、数値が高いほど損失が少ないことを意味する。
IBMは、カプラーの配線層を通る際に発生する追加損失も小さかったと説明した。複雑な接続構造を実現できる可能性を確認したという。
◆ 2ナノ専用半導体を開発
量子誤り訂正には、エラーを検出するソフトウェアと専用の演算装置も必要だ。量子コンピューターが測定した情報を分析し、どのようなエラーが発生したかを判断するアルゴリズムを「デコーダー」と呼ぶ。
IBMは、2025年に公開した「リレーBP」デコーダーを改良した。新たな研究では、量子情報を保存するメモリー動作と測定動作で、誤り訂正性能がほぼ一致する結果を得た。IBMは、現在確認できているデコーダーアルゴリズムの性能が、スターリングの要求水準に達したと明らかにした。
次の段階は、このアルゴリズムを実際の量子コンピューター上でリアルタイムに実行することだ。IBMはそのため、2ナノメートルのナノシートプロセスを用いた専用半導体（ASIC）を開発している。ASICは特定の作業を実行するために設計された半導体で、スターリングでは量子演算中に発生するエラーを迅速に分析するために使われる。
デコーダーアルゴリズムは要求性能を満たしたものの、リアルタイム誤り訂正システム全体が完成したわけではない。
◆ 量子プロセッサー2基を接続
量子コンピューターの規模を拡大するには、複数のプロセッサーを接続する必要がある。IBMは、モジュール間をつなぐ長距離接続装置「lカプラー」を開発している。
最近では、ナイトホークプロセッサー2基を4個のlカプラーで接続する実験に成功した。接続時に測定した平均エラー率は1％で、最良の結果は0.7％だった。
IBMは、磁気シールド機能を備えた高品質の同軸ケーブルを使用した。従来の実験と比べ、未加工のエラー率を約半分に抑えた。特に、接続装置を繰り返し設置しても一貫した性能が得られることを、主な成果として評価した。
スターリングでは、モジュール当たり100個以上のlカプラーが必要となる。目標エラー率は0.1％だ。現在の平均エラー率1％と比べると、さらに10分の1に下げる必要がある。接続装置の数を大幅に増やしながらエラー率も低減することが、スターリング開発の重要課題として残っている。
◆ 冷却装置もモジュール式に
量子プロセッサーを安定して動作させるには、極低温環境が必要だ。IBMは今年、複数の量子プロセッサーを接続するための新たなモジュール式冷却装置、クライオスタット（cryostat）を公開した。
従来の円筒形ではなく、長方形の構造を採用した。冷却装置を横方向に接続してシステム規模を拡張するための設計だ。冷却エンジン、真空外壁、シールド・配線構造も分離した。複数の装置を組み立てる際の安定性を高めるための措置だ。
冷却装置の間には、lカプラーを通すための専用通路も設けた。配線構造も改善した。IBMによると、冷却装置の1区画には最大約1.54kmの配線を配置できる。ナイトホークr2には約1.38kmが必要で、後継モデルのr3には約6.18kmが必要になると見込まれる。
IBMは従来の同軸ケーブルを柔軟なフレックス配線に置き換え、設計を繰り返し改善することで配線密度を高めた。2026年11月現在、新たなモジュール式冷却装置の中では、lカプラーで接続されたナイトホークr2プロセッサー2基が冷却されている。測定されたlカプラーの品質係数は約100万～200万だった。
スターリングは最終的に、最大12個の冷却モジュールを接続する構造を目指している。制御用半導体も極低温装置の内部に移しつつある。
現在の量子コンピューターでは、主に室温にある制御装置から信号を送って量子ビットを操作する。この方式では多数の配線が必要となり、ノイズが発生する可能性もある。IBMは極低温環境で動作する制御用ASICを開発した。
これまでの実験では、ヘロンプロセッサーの2量子ビットゲートの約半分をASICで制御した。最新のASICは、室温の制御装置と同等、またはそれ以上のゲート性能を記録した。IBMは今後、CPU、FPGA、ASICを組み合わせたモジュール式リアルタイム制御システムを構築する計画だ。
◆ 2029年のスターリング実現が目標…残る課題は大規模統合
IBMの量子コンピューター開発ロードマップは段階的に進められている。2026年には量子メモリーと論理処理装置を組み合わせたモジュール式プロセッサー「クーカバラ」、2027年には複数のモジュールを接続する「コカトゥー」を経て、2029年にスターリングを実現する計画だ。
スターリングは、論理量子ビット200個を基盤に1億回規模の量子演算を実行するフォールトトレラントシステムを目指す。実現には、個々のプロセッサーのエラー率をさらに下げ、多数の接続装置を安定して動作させる必要がある。リアルタイム誤り訂正、極低温制御、大規模冷却システムも、1つの装置に統合しなければならない。
IBMは今回の発表で、cカプラー技術の検証、ジョセフソン接合数の削減、デコーダーアルゴリズムの性能確保、プロセッサー間接続、モジュール式冷却・制御技術の開発を主な成果として挙げた。
論理処理装置の改良や、マジックステート注入に必要な追加リソースの削減に向けた研究も続けている。マジックステート注入は、誤り訂正された量子コンピューターで多様な演算を実現するために必要な重要技術だ。
IBMは、スターリングの基本アーキテクチャーは維持されており、これまでの研究成果が開発方針を裏付けていると述べた。2029年の目標を達成できるかどうかは、個々の技術を実際の大規模システムに統合し、安定して運用できるかにかかっている。