大台地規模（2ナノ以下）プロセスA16に、後面電力供給技術「スーパー・パワー・レール（SPR）」を適用し、開発・検証を完了した。既存設計をほぼそのまま使いながら、速度を10%高め、電力を20%削減し、今年第4四半期に量産を始める。
電気の通り道をチップの裏面に移したことで、AIチップの電力ボトルネックを解く勝負どころとなった。
TSMCが、大台地規模（2ナノ以下）プロセスA16で、後面電力供給技術「スーパー・パワー・レール（SPR）」の開発と検証を完了した。電力配線をチップの裏面に完全に分離する方式だ。
オングストロームはナノメートルの10分の1の単位だ。A16は1.6ナノ級プロセスで、髪の毛の太さの数万分の1の水準まで回路を刻む技術である。
◆ 電気が通る道をチップ裏面の地下道に移した
後面電力技術は、道路にたとえると理解しやすい。従来の半導体チップでは、データが行き来する信号配線と電気を運ぶ電力配線が、いずれもチップ表面という一つの道路上に敷かれていた。人が歩く道とトラックが走る道が重なっているようなものだ。
プロセスが微細になるほど道路は狭くなるが、通るべき配線は増える。両方の配線が狭い空間で絡み合って渋滞が起き、電気が複雑な道を回り込むため抵抗が増して電圧が下がる。配管が長く曲がりくねるほど水圧が弱くなるのと同じ原理だ。業界では電圧降下（IRドロップ）と呼ぶ。
後面電力は、トラック用の道路を地下に移す解決策だ。電力配線を丸ごとチップの裏面へ移し、表面の道路は信号配線専用に空ける。電気は太くまっすぐな経路で安定して供給され、信号は広くなった道路を滞りなく走れる。
◆ TSMCが先行した点
TSMCが、大台地規模（2ナノ以下）プロセスA16で、後面電力供給技術「スーパー・パワー・レール（SPR）」の開発・検証を終えた。電力配線をチップ裏面に完全に分離する方式である。（写真＝ソリューションニュース マグニフィック）
問題は工事のやり方だった。電力を裏面から引き込むには、通常、トランジスタ配置とセル構造をかなり作り直す必要がある。半導体設計の基本部品にあたるセル・ライブラリと、これまで積み上げた設計ノウハウの一部を捨てなければならない負担が伴った。
TSMCは、その負担を軽減する道を見つけた。専用の接触構造を通じて電力を各トランジスタのソースとドレインに直接つなぎながら、表面側のゲート構造、セルサイズ、配置面積をほとんど変えなかった。
既存の2ナノ級改良プロセス（N2P）のゲート密度と設計柔軟性をそのまま維持したことが、成果の核心と評価される。顧客企業の立場では、既存の設計資産を大きく手直しせずに新プロセスへ移行できることを意味する。
性能改善の幅も数値で示された。N2P比で同じ電力なら速度を8〜10%高め、同じ速度なら電力を15〜20%削減する。チップ密度も8〜10%高まる。複雑な信号経路と緻密な電力網が不可欠なAI・高性能コンピューティング（HPC）チップに特に適した組み合わせと評価されている。A16の量産は今年第4四半期に始まる予定で、海外メディアではNVIDIAが次世代GPUにA16を採用するとの報道も出ている。
◆ インテル・サムスンとの三つ巴
後面電力を最初に商用化したのはインテルだ。ただしインテルのPowerViaは、試験段階でピン数の調整や配線間隔の緩和など、既存セル構成を変えてセル構造を再設計する道を取った。サムスン電子も2ナノ級プロセスへの後面電力導入を進めているとされ、インテルと似た方向になる可能性が取り沙汰される。
同じ技術でも、アプローチが分かれる点がここだ。セルを新たに組み直す方式は電力効率を高めやすい一方、顧客は設計をやり直さなければならない。既存構造を維持するTSMC方式は、顧客の移行負担を減らし、設計資産を蓄積した大手顧客をつなぎ止めるのに有利だとの分析が出ている。
業界関係者は「この成果は、AIアクセラレータのように電力と性能を同時に確保しなければならない製品で、設計負担を減らしながら効率を高められる技術だ」と述べた。そのうえで「オングストローム級の時代には、プロセス技術と設計エコシステムの両面で技術競争が激しくなっている」と付け加えた。
韓国半導体への課題も同じ点にある。ファウンドリ競争が、単なる回路幅の数字競争を超え、顧客の設計資産をどれだけ容易に受け入れられるかという戦いへ移っているためだ。
サムスン電子にとっては、後面電力の技術完成度に加え、設計ツールやセル・ライブラリなどエコシステム整備のスピードが追撃の鍵とみられる。AIチップの受注が集まる今こそ、差を縮められる時期だとの指摘もある。